崗位職責(zé):
1、負(fù)責(zé)邏輯功能劃分設(shè)計(jì)對(duì)應(yīng)驗(yàn)證用例;
2、負(fù)責(zé)相關(guān)驗(yàn)證文檔及測試用例編寫;
3、負(fù)責(zé)功能模塊的RTL代碼實(shí)現(xiàn)。
任職要求:
1、碩士及以上學(xué)歷或本科三年以上工作經(jīng)經(jīng)驗(yàn),有中興/華為IC前端工作經(jīng)驗(yàn)者優(yōu)先;
2、能夠熟練使用Verilog、SystemVerilog語言進(jìn)行RTL設(shè)計(jì)及驗(yàn)證、調(diào)試;
3、能夠熟練使用SystemVerilog,有驗(yàn)證工作經(jīng)驗(yàn)和熟悉UVM驗(yàn)證方法學(xué)的優(yōu)先;
4、能夠熟練使用VCS、Verdi工具;
5、具有良好的數(shù)字電路、邏輯設(shè)計(jì)和計(jì)算機(jī)體系結(jié)構(gòu)等專業(yè)知識(shí);
6、良好的英文讀寫能力,?可以理解相關(guān)技術(shù)資料文檔;
7、熱愛開發(fā)工作者,工作積極主動(dòng)、熱情、細(xì)心并且有耐心,善于發(fā)現(xiàn)和解決問題;
8、善于溝通,團(tuán)隊(duì)意識(shí)強(qiáng),積極上進(jìn),樂于分享。