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薪資面議
工作性質(zhì): 全職 更新日期: 09-12
專業(yè)要求: 不限 學歷要求: 研究生/碩士
職稱要求: 不限 性別要求: 不限
年齡要求: 不限 經(jīng)驗要求: 2年以上
工作地區(qū): 浙江·金華·義烏 戶口要求: 不限
截止日期: 2024-12-29 外語要求: 不限
工資待遇: 面議 招聘人數(shù): 3人
其他福利:
五險一金 員工旅游 交通補貼 餐飲補貼 年終獎金 金融科技 領導nice 帶薪年假 節(jié)日禮物 團隊聚餐
任職標準:
1.?本科以上學歷,2年及以上工作經(jīng)驗;
2.?集成電路/電子/通訊/計算機/自動化控制等相關(guān)專業(yè);
3.?熟悉Verilog或者VHDL,熟練使用Altera或者Xilinx綜合、時序分析工具,如果是做ASIC,要熟悉相應的綜合工具;
4.?精通System?Verilog,UVM方法學,熟練使用Modelsim、QuestaSim、VCS等仿真工具;
5.?FPGA設計或者驗證,ASIC設計或者驗證適當考慮;
6.?具有良好的發(fā)現(xiàn)問題和解決問題的能力,文檔書寫能力;
7.?具有良好的溝通能力,團隊協(xié)作能力,對待事情認真負責專注;
職責描述:
1.?根據(jù)項目需求制定FPGA測試方案、并完成仿真測試;
2.?根據(jù)項目工程需求,編寫功能的仿真模型,制作仿真測試平臺;
3.?負責給出整體硬件的設計性能、對各資源模塊以及常用邏輯模塊性能和時序有詳細的了解,對用到的模塊接口和用法無錯誤;
4.?根據(jù)客戶環(huán)境遇到的問題進行故障分析找出故障原因并提交測試問題報告;
5.?負責設計自動化測試的報文比較,核對等功能。
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