工作職責(zé):
1、基于verilog語言的數(shù)字設(shè)計，驗(yàn)證，綜合，仿真以及靜態(tài)時序分析等；
2、串行接口電路設(shè)計，如I2C,?SPI等；
3、可測性設(shè)計，包括掃描鏈，測試模式生成等；
4、評估和鑒定IC‘s以及它們的演示板；
5、協(xié)助完成混合信號ASIC設(shè)計流程的各種工作，如設(shè)計、驗(yàn)證、綜合、布局、布線、測試、LVS、DRC等；
6、協(xié)助對客戶應(yīng)用的支持。
基本要求:
1、2+年數(shù)字IC設(shè)計經(jīng)驗(yàn)；
2、有團(tuán)隊協(xié)作意識，善于溝通，工作踏實(shí)，責(zé)任心強(qiáng)；
3、電子工程/微電子/計算機(jī)本科學(xué)歷；
4、5%?出差時間。
有以下經(jīng)驗(yàn)者優(yōu)先:
1、有串行接口設(shè)計經(jīng)驗(yàn)，如SPI,?SMBUS,?I2C?master/slave等；
2、有高速數(shù)字設(shè)計的相關(guān)經(jīng)驗(yàn)（Semi-flow:?customer?layout?+?ASIC?flow）；
3、具有扎實(shí)的數(shù)字電路模塊知識，尤其是高速異步電路設(shè)計；
4、擅長Verilog?RTL代碼、驗(yàn)證和調(diào)試；
5、EDA工具的實(shí)踐經(jīng)驗(yàn)，如Cadence?NC-Sim,?Synopsys?DC,?PT等；
6、電子工程/微電子/計算機(jī)碩士及以上學(xué)歷。
薪酬福利：
1、行業(yè)內(nèi)極具競爭力的薪資待遇；崗位晉升；
2、繳交五險一金；
3、帶薪年假、法定節(jié)假日正常休假；
4、住房補(bǔ)貼（外地員工）、高溫補(bǔ)貼、節(jié)日福利、年度體檢、為員工慶生、年度體檢；中秋博餅、年終尾牙等活動；
5、舒適的工作環(huán)境，每周水果供應(yīng)，極具活力與激情的工作氛圍；
6、未來股權(quán)激勵。
